Para acceder a los documentos con el texto completo, por favor, siga el siguiente enlace: http://hdl.handle.net/2099.1/18782
Título:
|
Implementació de la segmentació d'un processador SISP-I-3 en una FPGA
|
Autor/a:
|
Anglada Sánchez, Martí
|
Otros autores:
|
Cruz Díaz, Josep Llorenç |
Abstract:
|
[CATALÀ] Aquest projecte proposa segmentar el processador senzill implementat a l'assignatura PEC seguint les guies de l'assignatura AC2. Es segmentarà en 6 etapes i s'implementaran curtcircuits i un predictor estàtic de salt. S'implementa també una gestió de mode privilegiat i d'intenterrupcions. |
Abstract:
|
[ANGLÈS] The goal of this project is to implement the design of the pipelined processor learnt during the subject AC2 in the processor written during the subject PEC. A pipeline of 6 stages will be implemented, as well as bypasses and a static branch predicor. Interruption management through privileged mo |
Materia(s):
|
-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors -VHDL (Computer hardware description language) -Microprocessors -segmentació -pipeline -SISA-3 -curtcircuit -FPGA -predictor de salt -segmentation -bypass -branch predictor -Microprocessadors -VHDL (Llenguatge de descripció de maquinari) |
Derechos:
|
|
Tipo de documento:
|
Trabajo/Proyecto fin de carrera |
Editor:
|
Universitat Politècnica de Catalunya
|
Compartir:
|
|
Mostrar el registro completo del ítem