Aquest projecte de fi de carrera es centra en la caracterització de circuits integrats defectuosos en tecnologies nanomètriques 3D actuals i en la proposta d’una tècnica per a la seva detecció. En aquest treball es fa una anàlisi del comportament elèctric de vies defectuoses en cicuits integrats 3D, TSVs (Through Silicon Vias), dins de circuits fabricats amb tecnologies CMOS (Complimentary Metal-Oxide-Semiconductor). A més a més, partint dels resultats de caracterització dels comportaments defectuosos realitzats, s’estudia l’efectivitat d’un circuit dissenyat com a possible solució per a la detecció de TSVs afectades pels defectes dels tipus més comuns (defectes del tipus obert i del tipus curt-circuit). Per a la valoració de la proposta presentada s’utilitzen simulacions elèctriques realitzades amb un simulador elèctric tipus HPSICE (spectre) integrat dins el paquet professional CADENCE. Es presenta el disseny a nivells esquemàtic i Layout per tal de poder avaluar els efectes realistes dels elements paràsits i les variacions del process de fabricació mitjançant simulacions Monte Carlo.