|
Title:
|
Implementació de la segmentació d'un processador SISP-I-3 en una FPGA
|
|
Author:
|
Anglada Sánchez, Martí
|
|
Other authors:
|
Cruz Díaz, Josep Llorenç |
|
Abstract:
|
[CATALÀ] Aquest projecte proposa segmentar el processador senzill implementat a l'assignatura PEC seguint les guies de l'assignatura AC2. Es segmentarà en 6 etapes i s'implementaran curtcircuits i un predictor estàtic de salt. S'implementa també una gestió de mode privilegiat i d'intenterrupcions. |
|
Abstract:
|
[ANGLÈS] The goal of this project is to implement the design of the pipelined processor learnt during the subject AC2 in the processor written during the subject PEC. A pipeline of 6 stages will be implemented, as well as bypasses and a static branch predicor. Interruption management through privileged mo |
|
Subject(s):
|
-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
-VHDL (Computer hardware description language)
-Microprocessors
-segmentació
-pipeline
-SISA-3
-curtcircuit
-FPGA
-predictor de salt
-segmentation
-bypass
-branch predictor
-Microprocessadors
-VHDL (Llenguatge de descripció de maquinari) |
|
Rights:
|
|
|
Document type:
|
Bachelor Thesis |
|
Published by:
|
Universitat Politècnica de Catalunya
|
|
Share:
|
|
