|
Título:
|
Combining RAM technologies for hard-error recovery in L1 data caches working at very-low power modes
|
|
Autor/a:
|
Lorente, Vicente; Valero, Alejandro; Sahuquillo, Julio; Petit, Salvador; Canal Corretger, Ramon; López, Pedro; Duato, José
|
|
Otros autores:
|
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors |
|
Abstract:
|
Low-power modes in modern microprocessors rely on low frequencies and low voltages to reduce the energy budget. Nevertheless, manufacturing induced parameter variations can make SRAM cells unreliable producing hard errors at supply voltages below Vccmin.
Recent proposals provide a rather low fault-coverage due to the fault coverage/overhead trade-off. We propose a new fault-
tolerant L1 cache, which combines SRAM and eDRAM cells in L1 data caches to provide 100% SRAM hard-error fault coverage.
Results show that, compared to a conventional cache and assuming 50% failure probability at low-power mode, leakage
and dynamic energy savings are by 85% and 62%, respectively, with a minimal impact on performance. |
|
Abstract:
|
Peer Reviewed |
|
Materia(s):
|
-Àrees temàtiques de la UPC::Informàtica::Sistemes d'informació::Emmagatzematge i recuperació de la informació
-Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
-Information storage and retrieval systems
-Cache memory
-Memory
-DRAM
-SRAM
-Informació -- Sistemes d'emmagatzematge i recuperació
-Memòria ràpida de treball (Informàtica) |
|
Derechos:
|
|
|
Tipo de documento:
|
Artículo - Versión publicada
Objeto de conferencia |
|
Compartir:
|
|
