RTL synthesis: From logic synthesis to automatic pipelining

Inici | Què és? | Contacte

English | Castellano

Consultar RECERCAT

Per comunitats i
col·leccions Per data Per autors Per títols Per matèries

Consultar col·lecció

Per data Per autors Per títols Per matèries

Estadístiques

Del document Tot RECERCAT

El meu RECERCAT

Entrar Alertes per correu-e

Directori d’altres repositoris

Pàgina inicial del RECERCAT > Universitat Politècnica de Catalunya > Documents de recerca > Visualitza document

Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2117/82027

dc.contributor	Universitat Politècnica de Catalunya. Departament de Ciències de la Computació
dc.contributor	Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals
dc.contributor.author	Cortadella, Jordi
dc.contributor.author	Galcerán Oms, Marc
dc.contributor.author	Kishinevsky, Mike
dc.contributor.author	Sapatnekar, Sachin S.
dc.date	2015-11-01
dc.identifier.citation	Cortadella, J., Galceran, M., Kishinevsky, M., Sapatnekar, S. RTL synthesis: From logic synthesis to automatic pipelining. "Proceedings of the IEEE", 01 Novembre 2015, vol. 103, núm. 11, p. 2061-2075.
dc.identifier.citation	0018-9219
dc.identifier.citation	10.1109/JPROC.2015.2456189
dc.identifier.uri	http://hdl.handle.net/2117/82027
dc.language.iso	eng
dc.relation	http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=7275092
dc.relation	info:eu-repo/grantAgreement/ES/1PE/TIN2013-46181-C2-1-R
dc.rights	info:eu-repo/semantics/openAccess
dc.subject	Àrees temàtiques de la UPC::Enginyeria electrònica::Circuits electrònics
dc.subject	Semiconductor industry
dc.subject	Logic design
dc.subject	Design automation
dc.subject	Logic synthesis
dc.subject	High-level synthesis
dc.subject	Architectural pipelining
dc.subject	Timing elasticity
dc.subject	Semiconductors -- Indústria i comerç
dc.subject	Estructura lògica
dc.title	RTL synthesis: From logic synthesis to automatic pipelining
dc.type	info:eu-repo/semantics/submittedVersion
dc.type	info:eu-repo/semantics/article
dc.description.abstract	Design automation has been one of the main propellers of the semiconductor industry with logic synthesis being one of the core technologies in this field. This article reviews the evolution of logic synthesis until the advent of techniques for automatic pipelining based on elastic timing, either synchronous or asynchronous. The emergence of these techniques can enable a productive interaction with tools that can do microarchitectural exploration of complex designs.
dc.description.abstract	Peer Reviewed

Mostra el registre simple del document

Documents relacionats

Altres documents del mateix autor/a

Speculation in elastic systems

Galcerán Oms, Marc; Cortadella, Jordi; Kishinevsky, Mike

Retiming and recycling for elastic systems with early evaluation

Bufistov, Dmitry; Cortadella, Jordi; Galcerán Oms, Marc; Julvez Bueno, Jorge Emilio; Kishinevsky, Mike

A retargetable and accurate methodology for logic-IP-internal electromigration assessment

Jain, Palkesh; Sapatnekar, Sachin S.; Cortadella, Jordi

Adaptive clock with useful jitter

Cortadella, Jordi; Lavagno, Luciano; López Muñoz, Pedro; Lupon Navazo, Marc; Moreno Vega, Alberto; Roca Pérez, Antoni; Sapatnekar, Sachin S.

A general model for performance optimization of sequential systems

Bufistov, Dmitry; Cortadella, Jordi; Kishinevsky, Michael; Sapatnekar, Sachin S.

Accessibilitat | Avís legal | Política de Cookies | Documents d'ús intern

Coordinació

Patrocini