To access the full text documents, please follow this link: http://hdl.handle.net/2117/124288
dc.contributor | Universitat Politècnica de Catalunya. Departament de Ciències de la Computació |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals |
dc.contributor.author | Machado, Lucas |
dc.contributor.author | Cortadella, Jordi |
dc.date | 2020-01 |
dc.identifier.citation | Machado, L., Cortadella, J. Support-reducing decomposition for FPGA mapping. "IEEE transactions on computer-aided design of integrated circuits and systems", Gener 2020, vol. 39, núm. 1, p. 213-224. |
dc.identifier.citation | 0278-0070 |
dc.identifier.citation | 10.1109/TCAD.2018.2878187 |
dc.identifier.uri | http://hdl.handle.net/2117/124288 |
dc.language.iso | eng |
dc.relation | https://ieeexplore.ieee.org/document/8509141 |
dc.relation | info:eu-repo/grantAgreement/ES/TIN2017-86727-C2-1-R |
dc.relation | info:eu-repo/grantAgreement/AGAUR/2017 SGR 786 |
dc.rights | info:eu-repo/semantics/openAccess |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Informàtica teòrica |
dc.subject | Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats |
dc.subject | Field programmable gate arrays |
dc.subject | Logic circuits |
dc.subject | Logic design |
dc.subject | Logic synthesis |
dc.subject | Performance optimization |
dc.subject | Technology mapping |
dc.subject | Support reducing |
dc.subject | Logic decomposition |
dc.subject | Matrius de portes programables per l'usuari |
dc.subject | Circuits lògics |
dc.subject | Estructura lògica |
dc.title | Support-reducing decomposition for FPGA mapping |
dc.type | info:eu-repo/semantics/submittedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |