To access the full text documents, please follow this link: http://hdl.handle.net/2117/133457

Time-constrained loop pipelining
Sánchez Carracedo, Fermín; Cortadella, Jordi
Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors; Universitat Politècnica de Catalunya. Departament de Ciències de la Computació; Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions; Universitat Politècnica de Catalunya. ALBCOM - Algorismia, Bioinformàtica, Complexitat i Mètodes Formals
-Àrees temàtiques de la UPC::Informàtica::Informàtica teòrica
-Microprocessors -- Programming
-Parallel algorithms
-Pipeline processing
-Throughput
-Processor scheduling
-Iron
-Computer architecture
-Resource management
-Costs
-Timing
-Delay effects
-Registers
-Microprocessadors -- Programació
-Algorismes paral·lels
Article - Published version
Conference Object
Institute of Electrical and Electronics Engineers (IEEE)
         

Show full item record

Related documents

Other documents of the same author

Cortadella, Jordi; Badia Sala, Rosa Maria; Sánchez Carracedo, Fermín
Olmedo Torre, Noelia; Sánchez Carracedo, Fermín; Salán Ballesteros, Maria Núria; López Álvarez, David; Pérez Poch, Antoni; López Beltrán, Mireia
Segalàs Coral, Jordi; Sánchez Carracedo, Fermín; Hernández Gómez, M. Angeles; Busquets Rubio, Pere; Tejedor Papell, Gemma; Horta Bernús, Ricard
Cabré Garcia, José M.; Climent Vilaró, Joan; López Álvarez, David; Martín Escofet, Carme; Sánchez Carracedo, Fermín; Vidal López, Eva María
 

Coordination

 

Supporters