Software prefetching for software pipelined loops

Inici | Què és? | Contacte

English | Castellano

Consultar RECERCAT

Per comunitats i
col·leccions Per data Per autors Per títols Per matèries

Consultar col·lecció

Per data Per autors Per títols Per matèries

Estadístiques

Del document Tot RECERCAT

El meu RECERCAT

Entrar Alertes per correu-e

Directori d’altres repositoris

Pàgina inicial del RECERCAT > Universitat Politècnica de Catalunya > Documents de recerca > Visualitza document

Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2117/105151

dc.contributor	Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors
dc.contributor	Universitat Politècnica de Catalunya. ARCO - Microarquitectura i Compiladors
dc.contributor.author	Sánchez, Jesús
dc.contributor.author	González Colás, Antonio María
dc.date	1998
dc.identifier.citation	Sánchez, J., Gonzalez, A. Software prefetching for software pipelined loops. A: Hawaii International Conference on System Sciences. "Proceedings of the Thirty-First Hawaii International Conference on System Sciences, vol. VII: Software technology track". Kohala Coast, Big Island, Hawai: Institute of Electrical and Electronics Engineers (IEEE), 1998, p. 778-779.
dc.identifier.citation	0-8186-8251-5
dc.identifier.citation	10.1109/HICSS.1998.649285
dc.identifier.uri	http://hdl.handle.net/2117/105151
dc.language.iso	eng
dc.publisher	Institute of Electrical and Electronics Engineers (IEEE)
dc.relation	http://ieeexplore.ieee.org/document/649285/
dc.rights	info:eu-repo/semantics/openAccess
dc.subject	Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
dc.subject	Software architecture
dc.subject	Prefetching
dc.subject	Delay
dc.subject	Processor scheduling
dc.subject	Pipeline processing
dc.subject	Registers
dc.subject	VLIW
dc.subject	Proposals
dc.subject	Degradation
dc.subject	Argon
dc.subject	Programari -- Disseny
dc.title	Software prefetching for software pipelined loops
dc.type	info:eu-repo/semantics/publishedVersion
dc.type	info:eu-repo/semantics/conferenceObject
dc.description.abstract	The paper investigates the interaction between software pipelining and different software prefetching techniques for VLIW machines. It is shown that processor stalls due to memory dependencies have a great impact into execution time. A novel heuristic is proposed and it is show to outperform previous proposals.
dc.description.abstract	Peer Reviewed

Mostra el registre simple del document

Documents relacionats

Altres documents del mateix autor/a

Distributed data cache designs for clustered VLIW processors

Gibert Codina, Enric; Sánchez, Jesús; González Colás, Antonio María

Local scheduling techniques for memory coherence in a clustered VLIW processor with a distributed data cache

Gibert Codina, Enric; Sánchez, Jesús; González Colás, Antonio María

Mitosis: A speculative multithreaded processor based on pre-computation slices

Madriles Gimeno, Carles; García Quiñones, Carlos; Sánchez, Jesús; Marcuello, Pedro; González Colás, Antonio María; Tullsen, Dean; Wang, Hong; Shen, John P.

2018 International Symposium on Computer Architecture influential paper award

González Colás, Antonio María

Lifetime-sensitive modulo scheduling in a production environment

Llosa Espuny, José Francisco; Ayguadé Parra, Eduard; González Colás, Antonio María; Valero Cortés, Mateo; Eckhardt, Jason

Accessibilitat | Avís legal | Política de Cookies | Documents d'ús intern

Coordinació

Patrocini