Per accedir als documents amb el text complet, si us plau, seguiu el següent enllaç: http://hdl.handle.net/2117/78908
dc.contributor | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
---|---|
dc.contributor | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.contributor.author | Zalamea León, Francisco Javier |
dc.contributor.author | Llosa Espuny, José Francisco |
dc.contributor.author | Ayguadé Parra, Eduard |
dc.contributor.author | Valero Cortés, Mateo |
dc.date | 2004-05 |
dc.identifier.citation | Zalamea, F., Llosa, J., Ayguade, E., Valero, M. Register constrained modulo scheduling. "IEEE transactions on parallel and distributed systems", Maig 2004, vol. 15, núm. 5, p. 417-430. |
dc.identifier.citation | 1045-9219 |
dc.identifier.citation | 10.1109/TPDS.2004.1278099 |
dc.identifier.uri | http://hdl.handle.net/2117/78908 |
dc.language.iso | eng |
dc.relation | http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=1278099 |
dc.rights | info:eu-repo/semantics/openAccess |
dc.rights | http://creativecommons.org/licenses/by-nc-nd/3.0/es/ |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors::Arquitectures paral·leles |
dc.subject | Parallel programming (Computer science) |
dc.subject | Computer architecture |
dc.subject | Backtracking |
dc.subject | Graph theory |
dc.subject | Instruction sets |
dc.subject | Pipeline processing |
dc.subject | Processor scheduling |
dc.subject | Program control structures |
dc.subject | Resource allocation |
dc.subject | Programació en paral·lel (Informàtica) |
dc.subject | Arquitectura d'ordinadors |
dc.title | Register constrained modulo scheduling |
dc.type | info:eu-repo/semantics/publishedVersion |
dc.type | info:eu-repo/semantics/article |
dc.description.abstract | |
dc.description.abstract |